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IDT70V06S/L
High-Speed 3.3V 16K x 8 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t RC
Industrial and Commercial Temperature Ranges
t AA
CE
(4)
(4)
t ACE
OE
R/ W
t AOE
(4)
DATA OUT
t LZ
(1)
(4)
VALID DATA
t OH
t HZ (2)
BUSY OUT
t BDD (3,4)
2942 drw 07
NOTES:
1. Timing depends on which signal is asserted las OE or CE .
2. Timing depends on which signal is de-asserted first CE or OE .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY has no
relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
9
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